직무 · 삼성전자 / 반도체설계
Q. RTL 설계/검증 엔지니어
안녕하세요. 저는 우선 RTL 설계/검증 엔지니어를 꿈꾸는 27세입니다. 대전에 있는 지거국을 나왔고, 7개월 하만 반도체 교육을 수강했습니다. 프로젝트는 대표적으로 1. RISC-V(Multi Cycle) 2. 1.을 코어로 한 SoC(APB, UART, GPIO) 3. SoC(MicroBlaze+Axi4 lite+I2C) 4. UVM 검증 입니다. 졸업작품으로는 Convolution Layer(PL과 PS 독립 연산 후 속도 비교)입니다.(많이 약합니다.) 이를 기반으로 프로젝트를 디벨롭시켜 나가고 싶은데, 어떤 것을 하는게 좋을까요? 생각나는 것들은 1. Memory Contrlloer 2. RISCV를 pipiline 형태로 디벨롭해서 data hazard처리까지 하기. 3. PCIe 4. NPU 등입니다. 이외 조언도(ex.프로젝트보다 자소서에 집중해라, c언어 레벨을 키워라, ARM 기반 코딩 능력을 길러라, 다른 프로젝트 추천 등) 해주시면 감사하겠습니다.
2026.09.25
답변 8
- 행행복한그늘삼성전자코사원 ∙ 채택률 100% ∙일치회사
채택된 답변제 생각엔 프로젝트보다, 지원서를 먼저 작성해보시면서 부족한 부분을 파악해보시는게 좋을 것 같습니다. 많은 취준생분들이 놓치는 점이 다양한 프로젝트를 나열하는데 급급하여, 각 프로젝트의 깊이를 챙기지 못한다는 것입니다. 저라면, 지원서를 우선 작성해본 뒤 서술한 경험에서 내가 심도 있게 고민한 부분과, 어떤 이유로 이러한 해결책을 제시했는지 적어보시고, 만일 그 부분이 현재 지식으로 최선이 아니라면 어떤 식으로 개선 시킬 수 있는지 알아보고 지원서 내용을 추가할 것 같습니다.
합격 기원삼성전자코상무 ∙ 채택률 58% ∙일치회사채택된 답변이미 다수의 SoC프로젝트와 UVM 경험까지 갖춘 상태라 기폰기는 탄탄해보입니다. 생각한 아이디어중 2번으로 디벨롭하는 것을 추천하며, 면접관에게 컴퓨터 아키텍쳐에 대한 깊은 이해도를 소구하기 가장 좋아 보입니다. 여기에 추가로 새로 설계한 파이프라인 코어를 본인이 경험한 UVM 환경을 활용해 엣지케이스까지 완벽하게 검증해낸다면, 설계와 검증 역량을 모두 증명하는 강력한 포트폴리오가 될 수 있을 것입니다.
- PPRO액티브현대트랜시스코부사장 ∙ 채택률 100%채택된 답변
현재 프로젝트 구성을 보면 RTL 설계/검증 직무의 기본기는 이미 꽤 잘 갖춰져 있습니다. 오히려 지금부터는 프로젝트 개수를 늘리기보다, 하나를 골라 “설계 → 검증 → 성능 측정 → 문제 분석 → 개선”까지 보여주는 깊이를 만드는 게 중요합니다. 우선순위를 잡는다면 저는 RISC-V Pipeline 고도화 → Cache/Memory Controller → UVM 검증 고도화 순서를 추천합니다. 특히 지금 가진 Multi-Cycle RISC-V를 5-stage pipeline으로 확장하면서 IF/ID/EX/MEM/WB 구조를 만들고, forwarding unit, stall, flush, branch hazard, data hazard를 직접 구현해 보세요. 단순히 파이프라인을 구현하는 것보다 CPI를 측정하고 forwarding 적용 전후 성능을 비교하면 자소서와 면접에서 설명할 내용이 훨씬 많아집니다. 여기에 branch prediction까지 욕심내면 좋지만, 그 전에 기본 hazard 처리를 제대로 완성하는 게 우선입니다. 그다음에는 Cache + Memory Controller를 붙이는 것을 추천합니다. 예를 들어 RISC-V Core → I-Cache/D-Cache → AXI4 → SRAM/DDR Controller 형태로 시스템을 구성하고, direct-mapped와 set-associative cache의 차이, hit/miss, write-back/write-through, replacement policy 등을 구현해 보면 좋습니다. 이 프로젝트는 RTL 설계뿐 아니라 SoC 구조와 메모리 시스템에 대한 이해까지 보여줄 수 있어서 상당히 좋습니다. 특히 AXI4-Lite 경험이 이미 있으니 AXI4 Full이나 burst transaction까지 확장하면 기존 프로젝트와 자연스럽게 연결됩니다.
댓글 1
남남현우웨이브다인작성자2026.10.06
답변 감사합니다. axi4-lite나 axi4 full 등은 직접 설계해보는게 좋을까요? wrapper로는 많이 활용해보아가지고요.
합격 메이트삼성전자코부사장 ∙ 채택률 77% ∙일치회사채택된 답변멘티님. 안녕하세요. 현재 경험하신 RISC-V 코어 설계와 SoC 버스 연동 및 UVM 검증 이력은 RTL 엔지니어로서 매우 우수한 포트폴리오 기반입니다. 여러 주제를 넓게 다루기보다 기존 프로젝트의 깊이를 끌어올려 설계 논리를 입증하는 방향이 면접에서 유리합니다. 가장 추천하는 디벨롭은 RISC-V 코어를 파이프라인 구조로 확장하고 데이터 해자드 및 컨트롤 해자드 포워딩 로직을 직접 구현하는 과제입니다. 신입 평가 시 거대한 프로토콜 구현보다 프로세서 구조에서 발생하는 타이밍 이슈와 해자드 제어 능력을 훨씬 높게 평가하기 때문입니다. 여기에 기존 Convolution Layer 프로젝트를 AXI 버스 기반 하드웨어 가속기 형태로 코어에 연결하고 UVM 검증 커버리지를 정량화하여 완성하는 방식을 권합니다. 응원하겠습니다.
채택스포스코코부사장 ∙ 채택률 74%채택된 답변안녕하세요. 멘티님. 반갑습니다. 지금 이력만 보면 RTL 설계 쪽으로 가기 위한 기본기는 이미 갖추신 편입니다. 다만 채용에서는 프로젝트를 많이 했다는 사실보다 설계 한 줄을 끝까지 책임져 본 경험과 검증 관점에서 버그를 어떻게 잡아냈는지가 더 중요하게 보입니다. 그래서 추가 프로젝트를 잡으신다면 처음부터 큰 주제 하나를 넓게 벌리기보다 기존 RISC V를 기준으로 파이프라인화와 hazard 처리 그리고 검증 환경 정리를 같이 가져가시는 쪽이 가장 실전적입니다. 이게 면접에서도 설명이 쉽고 설계 검증 양쪽을 모두 보여주기 좋습니다. 우선순위는 파이프라인 RISC V가 제일 낫습니다. 여기에 forwarding stall branch 처리까지 넣고 UVM으로 기본 검증 시나리오를 붙여보시면 됩니다. 그 다음에는 간단한 메모리 인터페이스나 bus 쪽으로 확장하시면 좋고요. PCIe나 NPU는 난도가 높아서 결과물이 흐려질 가능성이 큽니다. 지금 단계에서는 깊이 있게 설명할 수 있는 작은 완성작이 훨씬 강합니다. 그리고 C언어는 꼭 더 올리셔야 합니다. RTL 설계자라도 testbench 디버깅 파이프라인 분석 스크립트 작성에 결국 C 감각이 크게 도움이 됩니다. 자소서는 프로젝트를 나열하기보다 본인이 어떤 문제를 어떻게 잡았는지 검증 중심으로 정리해보시구요. ARM 기반은 지금 당장 필수라기보다 회사 지원 포지션을 정한 뒤 맞춰가시면 됩니다. 모쪼록 도움이 되셨다면 채택부탁드립니다. 감사합니다.
취뽀도우미입니다대구교통공사코이사 ∙ 채택률 96%채택된 답변현재 보유하신 프로젝트 경험은 RTL 설계 및 검증 엔지니어로서 갖추어야 할 핵심적인 기본기를 잘 보여주고 있습니다. 특히 RISC-V 설계부터 SoC 통합, 그리고 UVM 검증까지 경험한 점은 신입 지원자로서 매우 훌륭한 포트폴리오의 기반이 됩니다. 앞으로의 디벨롭 방향으로는 제안하신 아이디어 중 RISC-V를 파이프라인 구조로 고도화하여 데이터 해저드와 컨트롤 해저드를 처리하는 프로젝트를 가장 추천합니다. CPU 코어의 내부 동작 원리를 깊이 이해하고 하드웨어 제어 능력을 증명하는 것은 설계 엔지니어에게 가장 강력한 무기가 되기 때문입니다. 여기에 더해 업계에서 범용적으로 쓰이는 표준 인터페이스 프로토콜에 대한 이해도를 높이는 것이 유리합니다. PCIe는 신입 수준에서 독학으로 완벽히 구현하기에 진입 장벽이 높으므로, AXILite에서 한 단계 나아가 AXI4 Full 버스트 모드를 지원하는 마스터 및 슬레이브 IP를 직접 설계해 보는 것을 권장합니다. 메모리 컨트롤러 역시 대역폭과 레이턴시를 고려한 중재기 설계 경험을 추가한다면 현업 인터페이스 설계와 직결되는 좋은 포트폴리오가 됩니다. NPU는 가속기 구조에 대한 깊은 이해가 필요하므로, 졸업작품으로 진행하신 컨볼루션 레이어 프로젝트의 하드웨어 연산기 구조를 최적화하여 연산 효율을 높이는 방식으로 발전시키는 것이 현실적입니다. 새로운 프로젝트를 무리하게 확장하기보다는 기존에 수행한 UVM 검증 프로젝트를 더욱 정교화하는 과정도 필요합니다. 검증 엔지니어 수요가 높은 시장 상황을 고려할 때, 본인이 설계한 파이프라인 RISC-V나 SoC를 대상으로 UVM 환경을 직접 구축하고 커버리지를 100% 달성해 본 경험은 서류와 면접에서 차별점이 됩니다.
- 메메에모리삼성전자코상무 ∙ 채택률 48% ∙일치회사
자소서와 일단을 집중하시는 것을 추천드립니다. 서류랑 인적성 준비하시는 게 더 도움이 많이 될 것 같습니다.
댓글 1
남남현우웨이브다인작성자2026.09.26
일단 자소서를 준비하란 말씀이신가요?
- 합격 메이트삼성전자코부사장 ∙ 채택률 77% ∙일치회사
멘티님. 안녕하세요. 현재 경험하신 RISC-V 코어 설계와 SoC 버스 연동 및 UVM 검증 이력은 RTL 엔지니어로서 매우 우수한 포트폴리오 기반입니다. 여러 주제를 넓게 다루기보다 기존 프로젝트의 깊이를 끌어올려 설계 논리를 입증하는 방향이 면접에서 유리합니다. 가장 추천하는 디벨롭은 RISC-V 코어를 파이프라인 구조로 확장하고 데이터 해자드 및 컨트롤 해자드 포워딩 로직을 직접 구현하는 과제입니다. 신입 평가 시 거대한 프로토콜 구현보다 프로세서 구조에서 발생하는 타이밍 이슈와 해자드 제어 능력을 훨씬 높게 평가하기 때문입니다. 여기에 기존 Convolution Layer 프로젝트를 AXI 버스 기반 하드웨어 가속기 형태로 코어에 연결하고 UVM 검증 커버리지를 정량화하여 완성하는 방식을 권합니다. 응원하겠습니다.
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